TAILIEUCHUNG - Building a RISC System in an FPGA Part 3

Now that the xr16 RISC processor is complete, it’s time to tie everything together and wrap up this series. In this final part, Jan designs a demo system that includes an on-chip bus, memory controller, video controller, and peripherals | CIRCUIT CELLAR THE MAGAZINE FOR COMPUTER APPLICATIONS Building a RISC System in an FPGA Jan Gray Part 3 System-on-a-Chip Design FEATURE ARTICLE Now that the xr16 RISC processor is complete it s time to tie everything together and wrap up this series. In this final part Jan designs a demo system that includes an on-chip bus memory controller video controller and peripherals. he xr16 RISC processor is designed now it s time to design the rest of the System-on-a-Chip SoC . Besides the CPU the FPGA hosts an on-chip bus bus controller parallel port RAM video controller and an external SRAM controller. This month I ll show how simple interfaces can make SoC design as straightforward as classic CPU glue logic memory peripherals and PCB design used to be. XS40 BOARD The project targets the XESS XS40-005XL FPGA board in Photo 1 which includes a Xilinx XC4005XL 12-MHz oscillator see Figure 1 32-KB SRAM 8031 MCU 7-segment LED voltage regulators and parallel port and VGA port connectors. It s simple inexpensive and is featured in The Practical Xilinx Designer Lab Book included with Xilinx Student Edition. I chose this board because it is well supported with documentation and tools and because it can be used for both the XSE exercises and this project. A SYSTEM-ON-A-CHIP I ll build an integrated system from the resources at hand the FPGA RAM the video and parallel ports and the 12-MHz oscillator. I used the RAM for program data and video memory. The byte-wide asynchronous SRAM isn t ideal but it is fast enough for you to read and latch a byte on each clock edge thereby fetching a 16-bit instruction during each cycle. By displaying all 32 KB of RAM you can fashion a bitmapped 576 x 455 monochrome video display at VGA-compatible sync frequencies. How quaint to watch every bit on screen Refer also to Figure 4 the FPGA top-level schematic. It includes the Address Resource 0000-7FFF external 32-KB RAM video frame buffer 0000 reset handler 0010 interrupt handler FF00-FFFF I O .

• Kỹ thuật lập trình
• thủ thuật lập trình
• ngôn ngữ lập trình
• tài liệu lập trình
• ngôn ngữ C#
• ứng dụng XML XSL
• lập trình căn bản
• kỹ thuật phần mềm
• chương trình lập trình
• kỹ thuật máy tính
• giáo trình lập trình
• lập trình hướng đối tượng
• chuyên ngành lập trình
• tổng quan về lập trình
• lập trình máy tính
• phần mềm máy tính
• code lập trình
• kinh nghiệm lập trình
• mẹo lập trình
• lập trình C++
• thủ thuật lập trình iphone
• lập trình iphone
• cài đặt iphone
• thủ thuật iphone
• ebook lập trình iphonethủ thuật lập trình iphone
• ebook lập trình iphone
• lập trình Visual C++
• Lập trình C trên Windows
• lập trình java
• Lập trình mạng bằng java
• Lập trình nâng cao
• thủ thuật hệ điều hành
• tìm hiểu hệ điều hành
• thủ thuật windows
• lập trình windows
• lập trình ứng dụng
• mẹo hay cho lập trình
• bí quyết lập trình