TAILIEUCHUNG - Computer Organization and Architecture phần 4

Hệ thống xe buýt kết nối có thành phần cơ bản Linh kiện máy tính () • Các kiến trúc von Neumann được dựa trên ba khái niệm quan trọng: các dữ liệu ooo và hướng dẫn được lưu trữ trong một bộ nhớ đọc-ghi duy nhất nội dung của bộ nhớ này có địa chỉ theo vị trí, | 31 o In a split cache one cache is dedicated to instructions and one cache is dedicated to data trend is toward split cache because of superscalar CPU s better for pipelining prefetching and other parallel instruction execution designs eliminates cache contention between instruction processor and the execution unit which uses data Pentium Cache Organization . Evolution o 80386 - No on-chip cache o 80486 - unified 8Kbyte on-chip cache 16 byte line 4-way set associative o Pentium - two 8Kbyte on-chip caches split between data and instructions 32 byte line two-way set associative o Pentium Pro II - 8K 32 byte line 4-way set associative instruction cache and 8K 32 byte line 2-way set associative data cache plus a L2 cache on a dedicated local bus feeding both. figure Pentium JJ Block Diagram Universidade do Minho - Dep. Informatica - Campus de Gualtar - 4710-057 Braga - PORTUGAL- http William Stallings Computer Organization and Architecture 5th Ed. 2000 32 Data Cache Internal Organization o Basics Ways 128 sets of two lines each Logically organized as two 4Kbyte ways each way contains one line from each set for 128 lines per way Directories Each line has a tag taken from the 20 most significant bits of the memory address of the data stored in the corresponding line Each line has two state bits one of which is used to support a writeback policy write-through can be dynamically configured Logically organized as 2 directories corresponding to the ways one directory entry for each line LRU support Cache controller uses a least-recently-used replacement policy A single array of 128 LRU bits supports both ways one bit for each set of two lines Level-2 cache is supported May be 256 or 512 Kbytes May use a 32- 64- or 128-byte line Two-way set associative Data Cache Consistency o Supports MESI protocol Supported by the two state bits mentioned earlier Each line can be in one of 4 states Modified - The line in the cache has been modified and is .

TỪ KHÓA LIÊN QUAN
TÀI LIỆU MỚI ĐĂNG
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.