TAILIEUCHUNG - The Wire

rc delays should only be considered when the rise (fall) time at the line input is smaller than RC, the rise (fall) time of the line trise | Digital Integrated Circuits A Design Perspective The Wire Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic July 30, 2002 The Wire schematics physical Interconnect Impact on Chip Wire Models All-inclusive model Capacitance-only Impact of Interconnect Parasitics Interconnect parasitics reduce reliability affect performance and power consumption Classes of parasitics Capacitive Resistive Inductive Nature of Interconnect Global Interconnect S Local = S Technology S Global = S Die Source: Intel INTERCONNECT Capacitance Capacitance of Wire Interconnect Capacitance: The Parallel Plate Model Permittivity Fringing Capacitance Fringing versus Parallel Plate Interwire Capacitance Impact of Interwire Capacitance Wiring Capacitances ( mm CMOS) INTERCONNECT Resistance Wire Resistance Interconnect Resistance Dealing with Resistance Selective Technology Scaling Use Better Interconnect Materials reduce average wire-length .

TỪ KHÓA LIÊN QUAN
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.