TAILIEUCHUNG - Bài giảng HDL & FPGA - Chương 4: Ngôn ngữ mô tả phần cứng VHDL

Bài giảng HDL & FPGA - Chương 4: Ngôn ngữ mô tả phần cứng VHDL. Chương này cung cấp cho sinh viên những nội dung kiến thức gồm: giới thiệu về VHDL; tín hiệu và các kiểu dữ liệu; các phép toán số học và logic; các lệnh song song và tuần tự; các cấu trúc tuần tự; chương trình con; GENERATE statement; Test Bench; . Mời các bạn cùng tham khảo! | 207 Chương 4. Ngôn ngữ mô tả phần cứng VHDL Giới thiệu về VHDL Tín hiệu và các kiểu dữ liệu Các phép toán số học và logic Các lệnh song song và tuần tự Các cấu trúc tuần tự Chương trình con GENERATE statement Test Bench 208 Giới thiệu về VHDL VHDL VHSIC Hardware Description Language VHSIC Very High Speed Integrated Circuit Là ngôn ngữ lập trình dùng để mô tả hoạt động của hệ thống số Được quy định trong chuẩn IEEE 1076 từ năm 1983 Các ngôn ngữ mô tả phần cứng khác Verilog Abel 209 library IEEE - Su dung thu vien chuan IEEE use -Su dung tat ca cac thanh phan trong goi STD_LOGIC_1164 entity hex2led is Port HEX in std_logic_vector 3 downto 0 LED out std_logic_vector 6 downto 0 end hex2led - Khai bao hoat dong cua hex2Led architecture Behavioral of hex2led is begin with HEX SELect LED Giới thiệu về VHDL Ví dụ 1 Thiết kế mạch Test với 3 đầu vào 8-bit In1 In2 In3 và hai đầu ra 1 bit Out1 Out2 . Out1 1 khi In1 In2 và Out2 1 khi In1 In3 Test Compare In1 Out1 A EQ B In2 Compare A In3 EQ Out2 B 211 Test là một khối gồm 2 bản copy của khối compare Giới thiệu về VHDL Ví dụ 1 Thiết kế khối compare dùng mạch tổ hợp Compare A 0 XNOR A B 0 A 1 AND EQ B 1 EQ B A 7 B 7 212 Giới thiệu về VHDL Ví dụ 1 Thiết kế khối Compare dùng VHDL Entity xác định giao diện với bên ngoài của khối cần thiết kế - -Eight bit comparator Bộ so sánh 8 bit entity Compare is port A B in bit_vector 0 to 7 EQ out bit end Compare đầu vào và ra được gọi là port architecture Behav1 of Compare is begin Architecture miêu tả hoạt động EQ Giới thiệu về VHDL Component và Instantiation Biểu diễn Test bằng VHDL entity Test is port In1 In2 In3 in bit_vector 0 to 7 Out1 Out2 out bit end Test architecture Struct1 of Test is component Compare is port A B in bit_vector 0 to 7 2 bản copy của cùng một EQ out bit component end component Compare begin Compare1 Compare port map A gt In1 B gt In2 EQ gt Out1 Compare2 Compare port map A gt In1 B gt In3 EQ .

• Điện - Điện tử
• Bài giảng HDL & FPGA
• HDL & FPGA
• Ngôn ngữ mô tả phần cứng VHDL
• Phép toán số học
• Cấu trúc tuần tự
• Chương trình con
• Thiết kế bộ MUX 4 1