TAILIEUCHUNG - Email liên hệ: hoangquang.dientu@gmail.com Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 – DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí Minh Đối tượng: Sinh viên và các bạn có nhu cầu về thiết kế số Phương

Email liên hệ: Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 – DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí Minh Đối tượng: Sinh viên và các bạn có nhu cầu về thiết kế số Phương thức liên hệ: Bước 1: Qua email để thỏa thuận về cách thức làm việc, báo giá, Bước 2: Gặp mặt trao đổi và liên hệ qua điện thoại trong suốt thời gian thực hiện (Chú ý: Các bạn cần liên hệ qua email trước để. | Email liên hệ Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA - KIT DE1 -DE2. Chi tiết xin liên hệ email. Địa chỉ Tp. Hồ Chí Minh Đối tượng Sinh viên và các bạn có nhu cầu về thiết kế số Phương thức liên hệ Bước 1 Qua email để thỏa thuận về cách thức làm việc báo giá . Bước 2 Gặp mặt trao đổi và liên hệ qua điện thoại trong suốt thời gian thực hiện Chú ý Các bạn cần liên hệ qua email trước để bên mình còn đánh giá và và xem xét xem có thể thực hiện được ko và thực hiện như thế nào. Khả năng - Cung cấp tài liệu và hướng dẫn bán tài liệu - Cung cấp sơ đồ thiết kế - Cung cấp code - Cung cấp kết quả mô phỏng - Dạy cách thực hiện thiết kế dạy thiết kế dạy Verilog hướng dẫn thực hiện 1 thiết kế cụ thể . ĐOẠN CODE FIFO 16 TẦNG - MỖI TẦNG 8-BIT Chức năng 1. Ghi vào FIFO theo xung clock clkl tín hiệu ghi là wr tích cực trong 1 chu kỳ xung clock clk1 2. Đọc FIFO theo xung clock clk2 tín hiệu đọc là rd tích cực trong 1 chu kỳ xung clock clk2 3. Tín hiệu fifo_full tích cực khi FIFO đầy. Khi FIFO đầy thì không thể ghi thêm. 4. Tín hiệu fifo_empty tích cực khi FIFO rỗng. Khi FIFO rỗng thì không thể đọc tiếp giá trị mới. module fifoexample dataout fifoempty fifofull clkl clk2 rstn wr rd datain inputs input clkl clk2 input rstn input wr input rd input 7 0 data in outputs output wire 7 0 data out output wire fifoempty output wire fifofull internal signals reg 4 0 wptr reg 4 0 rptr reg 7 0 fifo stage 15 0 wire fbitcomp wire pointerequal wire fifo_re wire fifo_we assign fifo_we wr fifo full always @ posedge clkl begin if rst_n wptr 5 d0 else if fifo__we wptr wptr 5 dl end assign fifo_re rd fifo_ empty always @ posedge clk2 begin if rst_n rptr 5 d0

• Điện - Điện tử
• FPGA
• Verilog
• IC design
• Thiết kế vi mạch trên FPGA
• Báo cáo thực tập Điện tử
• Cấu trúc một FPGA
• Kiến trúc họ XILINX SPARTAN 3E FPGA
• Quy trình thiết kế FPGA
• Cấu trúc cơ bản của VHDL
• Thiết kế mạch logic số chương 4
• Thiết kế mạch logic số
• Thiết kế vi mạch số trên FPGA
• Thiết kế FPGA
• Bài tập thiết kế FPGA
• báo cáo tốt nghiệp
• công nghệ FPGA
• thiết kế máy dao động bộ nhớ FPGA
• ứng dụng công nghệ FPGA
• máy hiển thị sóng
• máy dao động có nhớ
• FPGA Virtex của hãng Xillinx
• Cấu trúc kit Virtex 7 FPGA VC709
• Ứng dụng cơ bản của Virtex 7
• Cấu hình FPGA
• Kết nối hệ thống cho VC709
• Điều chế QPSK
• Đề thi học kỳ
• Xử lý tín hiệu số với FPGA
• Đề thi Xử lý tín hiệu số với FPGA
• Nài tập Xử lý tín hiệu số với FPGA
• Xử lý tín hiệu số
• Bài tập Xử lý tín hiệu số với FPGA
• Xử lý tín hiệu
• Designing SPI to I2C protocol converter
• Technology on the FPGA platform
• Implementing on the FPGA platform
• The FPGA platform
• Peripherals with I2C standard
• Support SPI communication
• Luận văn Thạc sĩ
• Luận văn Thạc sĩ Kỹ thuật
• Kỹ thuật điện tử
• Thiết kế modul thực hành FPGA
• Ngôn ngữ mô tả phần cứng VHDL
• Công nghệ xử lý hình ảnh
• Tách biên ảnh trên FPGA
• Board mạch Virtex 5 FPGA
• Phần mềm Matlab Simulink
• FPGA Compiler II
• FPGA Express Verilog HDL Reference Manual
• Verilog HDL model
• Verilog language
• Hệ thống điện tử
• Thiết kế logic số
• Bài giảng Thiết kế logic số
• Công nghệ tái cấu trúc FPGA
• Thiết kế mạch số trên FPGA
• Ứng dụng của FPGA
• Giới thiệu FPGA
• Cấu trúc FPGA
• Thành phần cơ bản trong FPGA
• Công nghệ chế tạo FPGA
• tổng quan ngôn ngữ VHDL
• công cụ thiết kế
• tổng quan về FPGA
• hệ đo thử kệnh MIMO
• khái niệm MIMO
• Công nghệ điện tử
• Thiết kế bo mạch CPLD FPGA
• Mạch điện tử
• Điện tử viễn thông
• Sản phẩm CPLD FPGA
• Vi mạch điện tử
• Mô phỏng thiết kế FPGA bằng Qsim
• Phần mềm QSIM
• Sử dụng QSIM để mô phỏng FPGA
• Kinh nghiệm sử dụng phần mềm QSIM
• Hướng dẫn sử dụng QSIM
• Mô phỏng dạng sóng bằng QSIM
• Điện tử số
• Giới thiệu về Quartus 2
• Quy trình thiết kế trên FPGA
• Phần mềm Quartus 2
• Tổng quan các bước thực hiện CAD
• Nghiên cứu công nghệ FPGA
• Ngôn ngữ VHDL
• Đồ án tốt nghiệp điện tử viễn thông
• Đồ án điện tử viễn thông
• Kiến trúc Xilinx FPGA
• Dedicated Multiplier
• Đồ án thiết kế hệ thống số
• Giới thiệu về cấu kiện logic khả trình
• Các bước thiết kế cho FPGA
• Giới thiệu chung về FPGA của Xilinx
• Phần mềm ISE của Xilinx
• Ứng dụng công nghệ FPGA vào thiết kế
• Chế tạo các thiết bị điện
• Thiết kế mạch truyền
• Nhận dữ liệu 8 bit giữa FPGA
• Bản mạch DE1 của hãng Altera
• Chuẩn giao tiếp UART chuyển cổng USB
• Công nghệ thông tin
• Công nghệ lập trình FPGA
• Xử lý dữ liệu đa phương tiện
• Hỗ trợ lập trình
• Thuật toán mật mã bảo vệ
• Bảo vệ thiết kế FPGA
• Vi mạch xác thực
• Lập trình trên FPGA
• Xử lý dữ liệu pipeline
• Tổ chức pipeline
• Thuật toán DES trên FPGA
• Thực hiện thuật toán DES trên FPGA
• Quy chuẩn bảo mật
• Thuật toán mật mã dữ liệu
• Mật mã dữ liệu tiêu chuẩn DES
• Xây dựng kiến trúc hệ mật IDEA trên FPGA
• Xây dựng kiến trúc hệ mật IDEA
• Kỹ thuật điện tử hiện đại
• Chip FPGA Spartan6
• Bài toán mã hóa
• Hệ mật IDEA