TAILIEUCHUNG - SystemVerilog For Design phần 6

Đóng gói, công đoàn được gắn thẻ được định để được synthesizable, nhưng tại thời điểm cuốn sách này đã được viết, không được hỗ trợ rộng rãi bởi các trình biên dịch tổng hợp. giao diện có thể được giới hạn trong phạm vi hệ thống phân cấp cụ thể Điều này được thực hiện bằng cách sử dụng tên của một giao diện như các loại cổng. của một giao diện cú pháp là: module ();. | Chapter 7 SystemVerilog Procedural Statements 191 first_bit i break exit loop end end end of the loop . process data based on first bit set end The SystemVerilog break statement is used in the same way as a break in C to break out of a loop. C also uses the break statement to exit from a switch statement. System Verilog does not use break to exit a Verilog case statement analogous to a C switch statement . A case statement exits automatically after a branch is executed without needing to execute a break. The return statement SystemVerilog adds a C-like return statement which is used to return a value from a non-void function or to exit from a void function or a task. The return statement can be executed at any time in the execution flow of the task or function. When the return is executed the task or function exits immediately without needing to reach the end of the task or function. task add_up_to_max input 5 0 max output 63 0 result result 1 if max 0 return exit task for int i 1 i 63 i i 1 begin result result result if i max return exit task end endtask The return statement can be used to exit early from either a task or a function. The Verilog disable statement can only cause a task to exit early. It cannot be used with functions. function automatic int log2 input int n if n 1 return 1 exit function early log2 0 while n 1 begin n n 2 log2 end return log2 endfunction 192 SystemVerilog for Design Note that the return keyword must not be followed by an expression in a task or void function and must be followed by an expression in a non-void function. Synthesis guidelines The break continue and return jump statements are synthesizable constructs. The synthesis results are the same as if a Verilog disable statement had been used to model the same functionality. Enhanced block names Complex code will often have several nested statement blocks. In such code it can be difficult to recognize which end is associated with which begin. code can .

TỪ KHÓA LIÊN QUAN
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.