TAILIEUCHUNG - High Level Synthesis: from Algorithm to Digital Circuit- P25

High Level Synthesis: from Algorithm to Digital Circuit- P25: This book presents an excellent collection of contributions addressing different aspects of high-level synthesis from both industry and academia. "High-Level Synthesis: from Algorithm to Digital Circuit" should be on each designer's and CAD developer's shelf, as well as on those of project managers who will soon embrace high level design and synthesis for all aspects of digital system design. | 12 High-Level Synthesis of Loops Using the Polyhedral Model 229 4. Critical Blue. Boosting Software Processing Performance With Coprocessor Synthesis 2005. http . 5. P. Boulet. Array-OL Revisited Multidimensional Intensive Signal Processing Specification. Research Report 6113 INRIA February 2007. 6. M. Bednara and J. Teich. Automatic Synthesis of FPGA Processor Arrays from Loop Algorithms. Journal of Supercomputer 26 2 149-165 2003. 7. J. Cong Y. Fan G. Han W. Jiang and Z. Zhang. Platform-Based Behavior-Level and SystemLevel Synthesis. In International SOC Conference pages 199-202. IEEE 2006. 8. D. Cachera and K. Morin-Allory. Verification of Safety Properties for Parameterized Regular Systems. Transaction on Embedded Computing Systems 4 2 228-266 May 2005. 9. F. Catthoor S. Wuytack E. De Greef F. Balasa L. Nachtergaele and A. Vandecappelle. Custom Memory Management Methodology. Kluwer Academic Publishers 1998. 10. A. Demeure and Y. Del Gallo. An Array Approach for Signal Processing Design. In SAME 98 October 1998. 11. S. Derrien and P. Quinton. Parallezing HMMER for Hardware Acceleration on FPGAs. In ASAP07 pages 10-17 Montreal Quebec July 2007. 12. F. Dupont de Dinechin P. Quinton and T. Risset. Structuration of the Alpha Language. In Int. Conf. on Massively Parallel Programming Models Berlin Germany October 1995. 13. S. Derrien S. V. Rajopadhye and S. Sur-Kolay. Combined Instruction and Loop Parallelism in Array Synthesis for FPGAs. In ISSS 01 Proceedings of the International Symposium on System Synthesis pages 165-170 2001. 14. A. Darte R. Schreiber B. R. Rau and F. Vivien. Constructing and Exploiting Linear Schedules with Prescribed Parallelism. ACM Trans. Des. Autom. Electron. Syst. 7 1 159-172 2002. 15. A. Darte R. Schreiber and G. Villard. Lattice-Based Memory Allocation. IEEE Transactions on Computers 54 10 1242-1257 2005. 16. P. Feautrier. Dataflow Analysis of Array and Scalar References. Int. J. Parallel Programming 20 1 23-53 .

TỪ KHÓA LIÊN QUAN
TÀI LIỆU MỚI ĐĂNG
28    162    1    02-01-2025
337    148    2    02-01-2025
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.