TAILIEUCHUNG - VHDL Programming by Example phần 6

Những cửa netlists mức độ hiện nay có thể được tối ưu hóa cho khu vực, tốc độ, testability, và như vậy. Quá trình tổng hợp được thể hiện trong hình 9-1. Các đầu vào cho quá trình tổng hợp là một RTL (Cấp Chuyển giao) VHDL mô tả, hạn chế mạch và các thuộc tính về thiết kế, và một thư viện công nghệ. | 232 Chapter Nine Synthesis. Figure 9-1 Gate Level Netlist These gate level netlists currently can be optimized for area speed testability and so on. The synthesis process is shown in Figure 9-1. The inputs to the synthesis process are an RTL Register Transfer Level VHDL description circuit constraints and attributes for the design and a technology library. The synthesis process produces an optimized gate level netlist from all of these inputs. In the next few sections each of these inputs is described and we discuss the synthesis process in more detail. Register Transfer Level Description A register transfer level description is characterized by a style that specifies all of the registers in a design and the combinational logic between. This is shown by the register and cloud diagram in Figure 9-2. The registers are described either explicitly through component instantiation or implicitly through inference. The registers are shown as the rectangular objects connected to the clock signal. The combinational logic is described by logical equations sequential control statements case if then ELSE and so on subprograms or through concurrent statements which are represented by the cloud objects between registers. Synthesis 233 Figure 9-2 Register and Cloud Diagram. Clock RTL descriptions are used for synchronous designs and describe the clock-by-clock behavior of the design. Following is an example of an RTL description that uses component instantiation ENTITY datadelay IS PORT clk din en IN BIT dout OUT BIT END datadelay ARCHITECTURE synthesis OF datadelay IS COMPONENT dff PORT clk din IN BIT q qb OUT BIT END COMPONENT SIGNAL q1 q2 qb1 qb2 BIT BEGIN r1 dff PORT MAP clk din q1 qb1 r2 dff PORT MAP clk q1 q2 qb2 dout q1 WHEN en 1 ELSE q2 END synthesis This example is the circuit for a selectable data delay circuit. The circuit delays the input signal din by 1 or 2 clocks depending on the value of en. If en is a 1 then input din is delayed by 1 clock. If en is a 0 input din

• Kỹ thuật lập trình
• lập trình C
• lập trình windows
• lập trình ứng dụng
• lập trình máy tính
• lập trình Java
• lập trình dot Net
• lập trình C#
• ứng dụng máy tính
• mẹo vặt cho windows 7
• thủ thuật máy tính
• Bài giảng Ngôn ngữ lập trình C
• Bài giảng Ngôn ngữ lập trình C++
• Ngôn ngữ lập trình C
• Ngôn ngữ lập trình C++
• Lập trình C++
• Bài tập lập trình
• Ôn tập lập trình C++
• Ôn thi lập trình C++
• Cách học lập trình C++
• Tài liệu lập trình C++
• Đề thi lập trình C++
• Các lớp nhập trong C++
• Các lớp xuất trong C++
• STL lập trình khái lược trong C++
• hướng dẫn lập trình C
• kỹ thuật lập trình C
• phương pháp lập trình C
• kinh nghiệm lập trình C
• cẩm nang lập trình C
• Lớp và đối tượng
• kinh nghiệm lập trình
• giáo trình Ngôn ngữ lập trình C#
• bài giảng Ngôn ngữ lập trình C#
• tài liệu Ngôn ngữ lập trình C#
• lý thuyết Ngôn ngữ lập trình C#
• hướng dẫn lập trình C#
• Bài giảng Ngôn ngữ lập trình C và C++
• Ngôn ngữ lập trình C và C++
• Ngôn ngữ lập trình
• Các phương pháp lập trình
• Lập trình cấu trúc
• Lập trình module
• Học lập trình C
• Kỹ thuật lập trình C cơ bản
• Giáo trình kỹ thuật lập trình c
• Tài liệu lập trình c cơ bản
• Giáo trình kỹ thuật lập trình C nâng cao
• giáo trình Ngôn ngữ lập trình C
• tài liệu Ngôn ngữ lập trình C
• lý thuyết Ngôn ngữ lập trình C
• kỹ thuật lập trình
• lập trình c c++ nâng cao
• lập trình c c++
• thủ thuật lập trình c
• ngôn ngữ lập trình nâng cao
• ngôn ngữ lập trình nâng ca
• tài liệu Lập trình C#
• kinh nghiệm Lập trình C#
• cẩm nang Lập trình C#