TAILIEUCHUNG - Bài giảng bài 3: Giới thiệu về Quartus II và quy trình thiết kế trên FPGA

Bài giảng bài 3: Giới thiệu về Quartus II và quy trình thiết kế trên FPGA với mục tiêu giới thiệu về phần mềm Quartus II và tổng quan về các bước thực hiện trên CAD cho quy trình thiết kế mạch số. Cùng tìm hiểu để nắm bắt nội dung thông tin tài liệu. | Khoa Điện tử-Viễn thông Đại học Bách khoa Hà nội BÀI 3 GIỚI THIỆU VỀ QUARTUS II VÀ QUY TRÌNH THIẾT KẾ TRÊN FPGA 1. Mục tiêu Bài thí nghiệm này giới thiệu về phần mềm Quartus II và tổng quan về các bước thực hiện trên CAD cho quy trình thiết kế mạch số. Ví dụ về thiết kế mạch đơn giản minh họa cho từng bước dùng phần mềm Quartus II và thực hiện trên FPGA của Altera. 2. Kiến thức cần trang bị - Cơ bản về thiết kế số - Cơ bản về ngôn ngữ mô tả phần cứng VHDL - Nắm rõ cách sử dụng kit DE1. 3. Các kiến thức thu được - Biết cách tạo một dự án trên phần mềm Quartus II. - Biết cách tổng hợp mạch logic từ mã VHDL dùng trình tổng hợp tích hợp sẵn của Quartus II. - Biết cách thực hiện mô phỏng cho mạch logic. - Biết cách gán chân cho FPGA để đưa các tín hiệu vào ra mạch logic nối với các chân trên FPGA. - Biết cách nạp và cấu hình cho FPGA 4. Các bước thực hiện môt thiết kế Các bước thể hiện quy trình thiết kế số trên các IC có thể lập trình FPGA CPLD như sau Hình 1. Quy trình thiết kế CAD thông dụng Nhập thiết kế Mạch logic mong muốn được mô tả bằng ngôn ngữ mô tả phần cứng như VHDL Verilog hoặc bằng sơ đồ mạch. Người biên soạn KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 1 Khoa Điện tử-Viễn thông Đại học Bách khoa Hà nội Tổng hợp Công cụ thực hiện chuyển các biểu diễn mạch điện ở trên thành dạng tệp netlist trong đó biểu diễn các thành phần logic cần cho mạch cùng các kết nối giữa các thành phần logic. Mô phỏng chức năng Mạch đã tổng hợp được kiểm tra để phân tích tính chính xác về chức năng trình mô phỏng không quan tâm đến vấn đề thời gian. Fitting Công cụ CAD Fitter xác định vị trí đặt các thành phần logic đã đưa ra trong tệp netlist vào trong FPGA đồng thời xác định các đường đi dây trong FPGA để kết nối các thành phần logic. Phân tích thời gian Trễ đường truyền theo các đường khác nhau trong mạch đã được fit ở trên được phân tích để xác định khả năng hoạt động mong muốn của mạch. Mô phỏng thời gian Mạch đã được fit được kiểm tra để phân tích cả về chức năng và cả về .

• Vật lý
• Giới thiệu về Quartus II
• Quy trình thiết kế trên FPGA
• Phần mềm Quartus II
• Tìm hiểu phần mềm Quartus II
• Nghiên cứu phần mềm Quartus II
• Quy trình thiết kế mạch số
• Điện tử số
• Báo cáo Thí nghiệm điện tử số
• Thí nghiệm điện tử số
• Quy trình thiết kế FPGA
• Trạng thái máy hữu hạn FSM
• Thiết kế mạch logic số chương 4
• Thiết kế mạch logic số
• Thiết kế vi mạch số trên FPGA
• Thiết kế FPGA
• Bài tập thiết kế FPGA
• Thiết kế mạch logic số Chương 5
• Thiết kế vi mạch
• Thư viện cổng chuẩn
• Công nghệ chế tạo IC
• Quy trình thiết kế ASIC
• Thiết kế logic tổ hợp
• Vi mạch số
• Bài giảng Vi mạch số
• Quy trình thiết kế
• Vi mạch thích hợp
• Thiết kế vi mạch số P&R
• Công nghệ CMOS 90nm
• Công nghệ vi mạch
• Transistor điện thế ngưỡng cao
• Quy trình Synthesis
• Thiết kế số
• Đặc điểm của số
• Quy trình thiết kế số
• Nhập môn mạch số
• Thiết kế logic số
• Ứng dụng chip
• Bài giảng Thiết kế logic số
• Thiết kế mạch số trên FPGA
• Kiến trúc Xilinx FPGA
• Dedicated Multiplier
• Technology Schematic
• Khối giao tiếp VGA
• Bài giảng Nhập môn mạch số
• Digital features
• Digital design processing
• Các loại chip Số
• giáo trình đại học
• tài liệu mạng
• giáo trình cơ điện
• giáo trình thiết kế
• tài liệu kế toán