TAILIEUCHUNG - Kiến trúc máy tính - Chương 5

Mạch lật kích thích bằng mức (level triggered),còn mạch lật lề kích thích bằng biên (edge triggered). Thiết kế mạch tuần tự dùng mạch lật SR. Khi ngõ nhập x=0, trạng thái mạch lật lề không thay đổi, ngõ xuất y=0. Khi x=1, dãy trạng thái là 11,10,01,00 và lặp lại còn ngõ xuất y sẽ có giá trị là 1 khi số bit trạng thái mạch lật lề bằng 1 là lẻ, các trường hợp còn lại thì bằng 0. | Chương 5 – Mạch Tuần tự . Xung đồng hồ . Mạch lật (chốt – latch) . Mạch lật SR (SR-latch) . Mạch lật D . Mạch lật IK . Mạch lật T . Mạch lật lề (Flip-flop) . Mạch tuần tự Khoa KTMT Vũ Đức Lung Xung đồng hồ ) Đồng hồ (clock) – bộ phát tần (impulse generator) - thời gian chu kỳ đồng hồ (clock cycle time) – giản đồ thời gian của tín hiệu đồng hồ (4 tín hiệu thời gian cho các sự kiện khác nhau) Sự sinh tín hiệu đồng hồ không cân xứng?? Khoa KTMT Vũ Đức Lung Mạch lật (Chốt - Latch) S R Q(t+1) 0 0 Q(t) No change 0 1 0 Clear to 0 1 0 1 Set to 1 1 1 X Indeterminate Sơ đồ và ký hiệu chốt SR không dùng tín hiệu đồng hồ S R Q _ Q Khoa KTMT Vũ Đức Lung SR-latch b) Mạch lật SR dùng tín hiệu đồng hồ Khoa KTMT Vũ Đức Lung D latch Khoa KTMT Vũ Đức Lung JK latch Từ mạch lật SR Khắc phục nhược điểm của SR Khoa KTMT Vũ Đức Lung T latch Từ JK latch Nối J với K Khoa KTMT Vũ Đức Lung Mạch lật lề (Flip-flop) Mạch lật kích thích bằng mức

TỪ KHÓA LIÊN QUAN
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.