Đang chuẩn bị nút TẢI XUỐNG, xin hãy chờ
Tải xuống
VDHL là ngôn ngữ mô tả phần cứng cho các kiểu mạch số trong phạm vị các kết nối đơn giản của các cổng đến những hệ thống phức tạp.VHDL là viết tắt của VHSIC Hardware Description Language và VHSIC là viết tắt của Very High Speed Integrated Circuits. | Bộ CÔNG THƯƠNG RƯỜNG ĐẠI HỌC KINH TÉ - KỸ THUẬT CÔNG NGHIỆ KHOA ĐIỆN - ĐIỆN TỬ ộộộộộ ũũ ộộộộộ UNETI THựC TẬP NÂNG CAO HDL Đề Tài Tổng quan về HDL VHDL Verilog và thiết kế bộ giải mã dùng verilog Giảng viên hướng dẫn Sinh viên thực hiện Lớp Nhóm Chử Đức Hoàng Phạm Tiến Đại Vũ Xuân Đạo Lê Tuấn Đạt Đinh Công Đạt Phùng Tiến Đạt Trần Hữu Long Điện Tử2AHN 6 Hà Nôi 01- 2012 MỤC LỤC LỜI NÓI ĐẦU.4 TÔNG QUAN VẺ HDL VHDL VERILOG VÀ THIẾT KÉ Bộ GIẢI MẰ DÙNG VERILOG.6 PHẦN I TỐNG QUAN VỀ HDL VERILOG.6 1.1. Giới thiệu về HDL và verilog .6 1.1.1. Lịch sứ phát triến HDL .6 1.1.2. Giới thiệu về HDLs .7 1.1.3. Verilog HDL .7 1.2. Ngôn ngũ đặc tả phần cứng HDL .8 1.3. Phương pháp luận thiết kế HDL .9 1.3.1. Design spelification thiết key niệm .10 1.3.2. Thiết kế phân hoạch design partition .11 1.3.3. Design Entry .12 1.3.4. Mô phỏng và kiêm tra chức năng Simulation and function verification .12 1.3.5. Thiết kế tích họp và kiếm tra design integration and verification .13 1.3.6. Presynthesis Sign -off .13 1.3.7. Tong hợp mức cong và ánh xạ công nghệ Gate - level synthesis and technology mapping 13 1.3.8. Thiet ke sau tong hợp Post - synthesis design validation .14 1.3.9. Kiếm tra thòi gian sau tong hợp Post - synthesis timing verification .15 1.3.10. Kiếm tra sản phẩm và mô phỏng lỗi test generation and fault simulation .16 1.3.11. Sap đặt và nối dây placement ang routing .16 1.3.12. Kiếm tra vật lý và diện Physical and electrical design rule checks .17 2 1.3.13. Loại bo ký sinh Parasitic extraction .Y7 1.3.14. Design sign - off .17 1.4. Mô hình cấu trúc và mô hình hành vi trong HDLs .18 1.5. Những nguy hiểm trong thiết kế Verilog .18 1.6. Mô hình cấu trúc cho mạch luận lý to họp .19 1.6.1. Mô hình mạch tổ hợp.19 1.6.2. Mô hình cấu trúc mạch tô họp.19 1.6.3. Verilog primitives.20 1.6.4. Mô hình cấu trúc trong Verilog.21 1.6.5. Module ports.22 1.6.6. Quy tắt trong Verilog.22 1.6.7. Thiết kế từ trên xuống top-down .22 1.6.8. Binary full adder.23 1.6.9. Thiết kế phân cấp và tổ chức mã .
