Đang chuẩn bị nút TẢI XUỐNG, xin hãy chờ
Tải xuống
Bài giảng "Điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FPGA" cung cấp cho người học các kiến thức: Giới thiệu cấu trúc FPGA, giải mã địa chỉ phần cứng, sử dụng quartus/block diagram. . | Bài giảng Điều khiển nhúng - Chương 1: Thiết kế phần cứng dùng FPGA Chương 1 THIẾT KẾ PHẦN CỨNG DÙNG FPGA 1 I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Là mạch tích hợp có khả năng cấu hình lại bởi người thiết kế, thực hiện các hàm logic từ cơ bản đến phức tạp. - FPGA được cấu thành từ các bộ phận: • Các khối logic cơ bản lập trình được (logic block) • Hệ thống mạch liên kết lập trình được • Khối vào/ra (IO Pads) • Phần tử thiết kế sẵn khác như DSP slice, RAM, ROM, nhân vi xử lý - Cấu hình FPGA dùng ngôn ngữ mô tả phần cứng HDL (hardware description language), mạch nguyên lý (schematic) 2 Trường ĐH Bách Khoa TP.HCM I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Cấu trúc LE (logic element) của Cyclone IV (Altera) - LUT : look up table 3 Trường ĐH Bách Khoa TP.HCM I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Cấu trúc LAB: (logic array block) • Chứa 16 LE • Tín hiệu điều khiển LAB • Mạch liên kết 4 Trường ĐH Bách Khoa TP.HCM I. GIỚI THIỆU CẤU TRÚC FPGA 1.1. FPGA (Field Programmable Gate Array) - Họ Cyclone IV của Altera 5 Trường ĐH Bách Khoa TP.HCM I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) - Cấu trúc đơn giản hơn FPGA và ít khối logic hơn FPGA - Bộ nhớ cấu hình trên EEPROM - Thời gian trễ dễ kiểm soát 6 Trường ĐH Bách Khoa TP.HCM I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) 7 Trường ĐH Bách Khoa TP.HCM I. GIỚI THIỆU CẤU TRÚC FPGA 1.2. CPLD (Complex Programmable Logic Device) The MAX II CPLD has the following features (MAX II Device Handbook): • Low-cost, low-power CPLD • Instant-on, non-volatile architecture • Standby current as low as 25 μA • Provides fast propagation delay and clock-to-output times • Provides four global clocks with two clocks available per logic array block (LAB) • UFM block up to 8 Kbits for non-volatile .
