TAILIEUCHUNG - Lecture RTL hardware design: Chapter 16 - P. Chu

Chapter 16 covers the effect of a non-ideal clock signal and discusses the synchronization of an asynchronous signal and the interface between two independent clock domains. | Clock and Synchronization RTL Hardware Design by P. Chu Chapter 16 1 Outline 1. 2. 3. 4. Why synchronous? Clock distribution network and skew Multiple-clock system Meta-stability and synchronization failure 5. Synchronizer RTL Hardware Design by P. Chu Chapter 16 2 1. Why synchronous RTL Hardware Design by P. Chu Chapter 16 3 Timing of a combinational digital system • Steady state – Signal reaches a stable value – Modeled by Boolean algebra • Transient period – Signal may fluctuate – No simple model • Propagation delay: time to reach the steady state RTL Hardware Design by P. Chu Chapter 16 4 Timing Hazards • Hazards: the fluctuation occurring during the transient period – Static hazard: glitch when the signal should be stable – Dynamic hazard: a glitch in transition • Due to the multiple converging paths of an output port RTL Hardware Design by P. Chu Chapter .

TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.