TAILIEUCHUNG - EURASIP Journal on Applied Signal Processing 2003:6, 530–542 c 2003 Hindawi Publishing

EURASIP Journal on Applied Signal Processing 2003:6, 530–542 c 2003 Hindawi Publishing Corporation An FPGA Implementation of (3, 6)-Regular Low-Density Parity-Check Code Decoder Tong Zhang Department of Electrical, Computer, and Systems Engineering, Rensselaer Polytechnic Institute, Troy, NY 12180, USA Email: tzhang@ Keshab K. Parhi Department of Electrical and Computer Engineering, University of Minnesota, Minneapolis, MN 55455, USA Email: parhi@ Received 28 February 2002 and in revised form 6 December 2002 Because of their excellent error-correcting performance, low-density parity-check (LDPC) codes have recently attracted a lot of attention. In this paper, we are interested in the practical LDPC code decoder hardware implementations. The direct fully parallel. | EURASIP Journal on Applied Signal Processing 2003 6 530-542 2003 Hindawi Publishing Corporation An FPGA Implementation of 3 6 -Regular Low-Density Parity-Check Code Decoder Tong Zhang Department of Electrical Computer and Systems Engineering Rensselaer Polytechnic Institute Troy NY 12180 USA Email tzhang@ Keshab K. Parhi Department of Electrical and Computer Engineering University of Minnesota Minneapolis MN 55455 USA Email parhi@ Received 28 February 2002 and in revised form 6 December 2002 Because of their excellent error-correcting performance low-density parity-check LDPC codes have recently attracted a lot of attention. In this paper we are interested in the practical LDPC code decoder hardware implementations. The direct fully parallel decoder implementation usually incurs too high hardware complexity for many real applications thus partly parallel decoder design approaches that can achieve appropriate trade-offs between hardware complexity and decoding throughput are highly desirable. Applying a joint code and decoder design methodology we develop a high-speed 3 k -regular LDPC code partly parallel decoder architecture based on which we implement a 9216-bit rate-1 2 3 6 -regular LDPC code decoder on Xilinx FPGA device. This partly parallel decoder supports a maximum symbol throughput of 54 Mbps and achieves BER 10 6 at 2 dB over AWGN channel while performing maximum 18 decoding iterations. Keywords and phrases low-density parity-check codes error-correcting coding decoder FPGA. 1. INTRODUCTION In the past few years the recently rediscovered low-density parity-check LDPC codes 1 2 3 have received a lot of attention and have been widely considered as next-generation error-correcting codes for telecommunication and magnetic storage. Defined as the null space of a very sparse M X N parity-check matrix H an LDPC code is typically represented by a bipartite graph usually called Tanner graph in which one set of N variable nodes corresponds to

• Báo cáo khoa học
• báo cáo khoa học
• báo cáo hóa học
• công trình nghiên cứu về hóa học
• tài liệu về hóa học
• cách trình bày báo cáo
• trình bày báo cáo
• tài liệu báo cáo khoa học
• cách trình bày báo cáo khoa học
• báo cáo khoa học sinh học
• báo cáo khoa học toán học
• luận văn mẫu
• người lính việt nam
• sau chiến tranh
• tuyển tập báo cáo khoa học
• báo cáo ngành triết học
• báo cáo ngành lịch sử
• báo cáo ngành văn học
• nghiên cứu khoa học
• báo cáo về văn học
• báo cáo triết học
• báo cáo văn học
• chuyên đề văn học
• văn học nghệ thuật
• văn học Việt NAm
• báo cáo ngành toán học
• báo cáo ngành vật lý
• báo cáo ngành chăn nuôi
• văn học Trung Hoa
• báo cáo khoa học kinh tế
• Kỷ yếu tóm tắt báo cáo khoa học
• Báo cáo khoa học y học
• Báo cáo y học
• Hội nghị khoa học tim mạch
• Báo cáo khoa học y khoa
• Tăng huyết áp
• báo cáo sinh học
• bảo tồn nguồn gen
• báo cáo ngành kỹ thuật
• Báo cáo quản lý chất thải sinh hoạt
• Báo cáo khoa học môi trường
• Báo cáo khoa học công nghệ
• Nghiên cứu khoa học về môi trường
• Đề tài nghiên cứu khoa học
• Báo cáo nghiên cứu khoa học