TAILIEUCHUNG - Báo cáo hóa học: " Research Article Using Visual Specifications in Verification of Industrial Automation Controllers"

Tham khảo luận văn - đề án 'báo cáo hóa học: " research article using visual specifications in verification of industrial automation controllers"', luận văn - báo cáo phục vụ nhu cầu học tập, nghiên cứu và làm việc hiệu quả | Hindawi Publishing Corporation EURASIP Journal on Embedded Systems Volume 2008 Article ID 251957 9 pages doi 2008 251957 Research Article Using Visual Specifications in Verification of Industrial Automation Controllers Valeriy Vyatkin1 and Gustavo Bouzon2 1 Department of Electrical and Computer Engineering University of Auckland Auckland 1142 New Zealand 2 Controle Solucões em Mecatrônica Ltda. Rua Mauro Nerbass 72 CEP 88024-420 Lages SC Brazil Correspondence should be addressed to Valeriy Vyatkin Received 3 February 2007 Accepted 4 November 2007 Recommended by Jose L. Martinez Lastra This paper deals with further development of a graphical specification language resembling timing-diagrams and allowing specification of partially ordered events in input and output signals. The language specifically aims at application in modular modelling of industrial automation systems and their formal verification via model-checking. The graphical specifications are translated into a model which is connected with the original model under study. Copyright 2008 V. Vyatkin and G. Bouzon. This is an open access article distributed under the Creative Commons Attribution License which permits unrestricted use distribution and reproduction in any medium provided the original work is properly cited. 1. INTRODUCTION Formal verification of industrial automation systems requires three constituent components a model of the controller a model of the uncontrolled plant and a specification of desired or forbidden plant behaviour. Generation of the two first elements can be facilitated by application of modular modelling approaches and from automatic modelgeneration as described in 1 . However languages commonly used for specification such as temporal logic are still rarely familiar to control engineers. So the engineers would benefit from having userfriendly means of specifying the desired or forbidden behaviour of a model. Inspired by the timing diagram .

TÀI LIỆU LIÊN QUAN
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.