TAILIEUCHUNG - Examples of VHDL Descriptions phần 5

Ví dụ về các mô tả VHDL PORT (đồng hồ, x: OUT BIT; z: IN BIT), fsm_stim END KIẾN TRÚC hành vi của fsm_stim IS BEGIN - xung đồng hồ: đầu vào: mỗi '-' đại diện cho 5 ns. đồng hồ Ví dụ về các mô tả VHDL WAIT CHO 20 chúng tôi; control_waves QUY TRÌNH END END block_struct; | Examples of VHDL Descriptions PORT clock x OUT BIT z IN BIT END fsm_stim ARCHITECTURE behavioural OF fsm_stim IS BEGIN --clock pulses --__----__--__--__ --x input ----------------------------- --each - represents 5 ns. clock 0 AFTER 0 ns 1 AFTER 10 ns --clock 1 0 AFTER 20 ns 1 AFTER 30 ns --clock 2 0 AFTER 40 ns 1 AFTER 50 ns --clock 3 0 AFTER 6 0 ns 1 AFTER 70 ns --clock 4 0 AFTER 80 ns 1 AFTER 90 ns --clock 5 0 AFTER 100 ns x 0 AFTER 0 ns 1 AFTER 25 ns 0 AFTER 85 ns END behavioural ENTITY fsm_bench IS END fsm_bench ARCHITECTURE structural OF fsm_bench IS COMPONENT fsm_stim PORT clock x OUT BIT z IN BIT END COMPONENT COMPONENT fsm PORT clock x IN BIT z OUT BIT END COMPONENT .SIGNAL clock x z BIT . ÍGDS - BEGIN generator fsm_stim PORT MAP clock x z circuit fsm PORT MAP clock x z END structural State Machine using Variable ENTITY fsm2 IS PORT clock x IN BIT z OUT BIT END fsm2 ARCHITECTURE using_wait OF fsm2 IS TYPE state_type IS s0 s1 s2 s3 BEGIN PROCESS VARIABLE state state_type s0 BEGIN WAIT UNTIL clock EVENT AND clock 1 CASE state IS WHEN so IF x 0 THEN state sO z 0 ELSE state s2 z 1 __ c L_ z END IF WHEN s2 IF x 0 THEN http aoursewxre adveda vhdl 41 of 67 2 3 1 2002 4 1 5 0 9 Examples of VHDL Descriptions state s2 z 1 -. . 1 Else state s3 z 0 LJ k JJjJj d J J J 1 END IF WHEN S3 IF x 0 THEN state S3 z 0 . . . . ELSE state s1 z 1 END IF WHEN S1 IF x 0 THEN state s0 z 0 ELSE state s2 z 0 END IF P END CASE END PROCESS END using_wait State Machine with Asynchronous Reset library ieee use entity stmch1 is port clk in1 rst in std_logic out1 out std_logic end stmch1 architecture behave of stmch1 is type state_values is sx s0 s1 signal state next_state state_values begin process clk rst begin if rst 1 then state s0 elsif rising_edge clk then state next_state end if end process process state in1 begin Cii -- set defaults for output and state out1 0 next_state sx -- catch

• Điện - Điện tử
• kỹ thuật điện tử
• điện tử doanh nghiệp
• công nghệ điện tử
• hàng điện tử
• ngành điện tử
• Ôn tập kỹ thuật điện tử
• Để cương kỹ thuật điện tử
• Bài giảng kỹ thuật điện tử
• Đề thi kỹ thuật điện tử
• Giáo rình kỹ thuật điện tử
• Bài giảng Kỹ thuật điện điện tử
• Kỹ thuật điện điện tử
• Tìm hiểu kỹ thuật điện tử
• Tài liệu kỹ thuật điện điện tử
• Dòng điện hình sin
• Đề thi học kỳ
• Kỹ thuật điện
• Đề thi Kỹ thuật điện Điện tử
• Bài tập Kỹ thuật điện Điện tử
• Kỹ thuật điện Điện tử
• Giáo trình kỹ thuật điện tử
• Đề cương kỹ thuật điện tử
• Tài liệu kỹ thuật điện tử
• Bài tập kỹ thuật điện tử
• Kỹ thuật mạch điện tử
• Bài giảng kỹ thuật mạch điện tử
• Đề cương kỹ thuật mạch điện tử
• Mạch khuếch đại
• Nguyên lý kỹ thuật điện tử
• Thực hành Kỹ thuật điện tử
• Hướng dẫn làm bài Kỹ thuật điện tử
• Môn Kỹ thuật điện tử
• Đề thi kỹ thuật mạch điện tử
• Ôn tập kỹ thuật mạch điện tử
• Kiểm tra kỹ thuật mạch điện tử
• Câu hỏi kỹ thuật mạch điện tử
• Ôn thi kỹ thuật mạch điện tử
• Đề thi Kỹ thuật điện
• Bài tập Kỹ thuật điện
• Tài liệu kỹ thuật điên tử
• Điện tử cơ bản
• Kỹ thuật điện tử cơ bản
• Kỹ thuật xung
• Ứng dụng kỹ thuật điện tử
• Ứng dụng kỹ thuật điện
• Kỹ thuật xung cơ điện