TAILIEUCHUNG - Computer organization and design Design 2nd phần 6

Ví dụ, IBM RS/6000 mô hình Power 2 900 có thể hướng dẫn cho mỗi chu kỳ đồng hồ, và bộ nhớ cache dữ liệu của nó có thể cung cấp truy cập 128-bit trên mỗi chu kỳ đồng hồ. RS/6000 thực hiện điều này bằng cách làm cho bộ nhớ cache hướng dẫn và bộ nhớ cache dữ liệu rộng và bằng cách làm hai lần đọc vào bộ nhớ cache dữ liệu mỗi chu kỳ đồng hồ, | 458 Chapter 5 Memory-Hierarchy Design For example the IBM RS 6000 Power 2 model 900 can issue up to six instructions per clock cycle and its data cache can supply two 128-bit accesses per clock cycle. The RS 6000 does this by making the instruction cache and data cache wide and by making two reads to the data cache each clock cycle certainly likely to be the critical path in the machine. Speculative Execution and the Memory System Inherent in CPUs that support speculative execution or conditional instructions is the possibility of generating invalid addresses that would not occur without speculative execution. Not only would this be incorrect behavior if exceptions were taken the benefits of speculative execution would be swamped by false exception overhead. Hence the memory system must identify speculatively executed instructions and conditionally executed instructions and suppress the corresponding exception. By similar reasoning we cannot allow such instructions to cause the cache to stall on a miss for again unnecessary stalls could overwhelm the benefits of speculation. Hence these CPUs must be matched with nonblocking caches see page 414 . Compiler Optimization Instruction-Level Parallelism versus Reducing Cache Misses Sometimes the compiler must choose between improving instruction-level parallelism and improving cache performance. For example the code below for i 0 i 512 i i 1 for j 1 j 512 j j 1 x i jj 2 x i j-1 accesses the data in the order they are stored thereby minimizing cache misses. Unfortunately the dependency limits parallel execution. Unrolling the loop shows this dependency for i 0 i 512 i i 1 for j 1 j 512 j j 4 x i jj 2 x i j-1 x i j 1 2 x i j x i j 2 2 x i j 1 x i j 3 2 x i j 2 Crosscutting Issues in the Design of Memory Hierarchies 459 Each of the last three statements has a RAW dependency on the prior statement. We can improve parallelism by interchanging the two loops for j 1 j 512 j j 1 for i 0 i 512 i i 1 x i j 2 x i j-1 .

• Điện - Điện tử
• kỹ thuật điện tử
• điện tử doanh nghiệp
• công nghệ điện tử
• hàng điện tử
• ngành điện tử
• Ôn tập kỹ thuật điện tử
• Để cương kỹ thuật điện tử
• Bài giảng kỹ thuật điện tử
• Đề thi kỹ thuật điện tử
• Giáo rình kỹ thuật điện tử
• Bài giảng Kỹ thuật điện điện tử
• Kỹ thuật điện điện tử
• Tìm hiểu kỹ thuật điện tử
• Tài liệu kỹ thuật điện điện tử
• Dòng điện hình sin
• Đề thi học kỳ
• Kỹ thuật điện
• Đề thi Kỹ thuật điện Điện tử
• Bài tập Kỹ thuật điện Điện tử
• Kỹ thuật điện Điện tử
• Giáo trình kỹ thuật điện tử
• Đề cương kỹ thuật điện tử
• Tài liệu kỹ thuật điện tử
• Bài tập kỹ thuật điện tử
• Kỹ thuật mạch điện tử
• Bài giảng kỹ thuật mạch điện tử
• Đề cương kỹ thuật mạch điện tử
• Mạch khuếch đại
• Nguyên lý kỹ thuật điện tử
• Thực hành Kỹ thuật điện tử
• Hướng dẫn làm bài Kỹ thuật điện tử
• Môn Kỹ thuật điện tử
• Đề thi kỹ thuật mạch điện tử
• Ôn tập kỹ thuật mạch điện tử
• Kiểm tra kỹ thuật mạch điện tử
• Câu hỏi kỹ thuật mạch điện tử
• Ôn thi kỹ thuật mạch điện tử
• Đề thi Kỹ thuật điện
• Bài tập Kỹ thuật điện
• Tài liệu kỹ thuật điên tử
• Điện tử cơ bản
• Kỹ thuật điện tử cơ bản
• Kỹ thuật xung
• Ứng dụng kỹ thuật điện tử
• Ứng dụng kỹ thuật điện
• Kỹ thuật xung cơ điện