TAILIEUCHUNG - An Experimental Approach to CDMA and Interference Mitigation phần 9

lên có thể chuyển tiếp không đồng bộ. Các tế bào pad được sử dụng bởi tất cả các chân đầu ra B2TR_TC, một miếng đệm đầu ra với hàng loạt tỷ lệ kiểm soát và DC tối đa hiện tại của 2 mA, phù hợp cho tải lên đến 50 pF. | 5. Interference Mitigation Processor ASIC s Design 217 up possible asynchronous transitions. The pad cell used by all output pins is the B2TR_TC a V output pad with slew-rate control and a maximum DC current of 2 mA suited for loads up to 50 pF. PAD list PAD placement ICpack Place and route phases floor planningand macro placement power routing cell placement and global routing clock tree synthesis f iller cells f inal routing parameters extraction Veriloggate level netlist _Static Timing Analyss co I Ỉ Formal verification Layout finishing Parasitic parameters Verilog pos-layOut netlist . z GDS layout -J DRC LVS Calibre Mentor Post-layout simulation . GDS . fnal lay ut OPUS 9 o I Synopsys Tapeout 0 Figure 5-26. Back End design flow. Identification of the correct number of power supply pads calls for power consumption estimation. This was accomplished following proper guidelines provided by the silicon foundry. A first instance rough power estimate was quickly calculated by Synopsys Design Compiler which can combine the registers switching activity monitored during an RTL simulation with statistically estimated activities for the remaining combinatorial cells. This 218 Chapter 5 method resulted in an estimate of about 12 mW for the core power consumption at a clock speed of MHz and with a chip rate of Mchip s. Figure 5-27. Die area with different pad libraries. According to the above mentioned guidelines 2 VDD3IOCO pads were inserted in order to provide the V power supply to all I O pads whilst 2 VDDIOCO pads were included to provide the V power supply for the core and the internal I O cells buffers. Moreover 5 VSSIOCO ground pads were put in the remaining places. All I O and supply pads include ElectroStatic Discharge ESD protections ruling out the need for specific cells. Pad cells were added to the netlist after the logic synthesis while their placement was performed as the first Back End step by means of the ICpack tool. This software .

TỪ KHÓA LIÊN QUAN
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.