TAILIEUCHUNG - Chapter8: State Machine

Output o is declared a reg because it is assigned procedurally, not because it holds state. Combinational block must be sensitive to any change on any of its inputs. | NATIONAL UNIVERSITY OF HO CHI MINH CITY UNIVERSITY OF INFORMATION TECHNOLOGY FACULTY OF COMPUTER ENGINEERING LECTURE Subject y VERILOG Hardware Design Language Chapter8 State Machine Lecturer Lam Duc Khai 1 Agenda 1. Chapter 1 Introduction Weekl 2. Chapter 2 Fundamental concepts Week1 3. Chapter 3 Modules and hierarchical structure Week2 4. Chapter 4 Primitive Gates - Switches - User defined primitives Week2 5. Chapter 5 Structural model Week3 6. Chapter 6 Behavioral model - Combination circuit Sequential circuit Week4 Week5 7. Chapter 7 Tasks and Functions Week6 8. Chapter 8 State machines Week6 9. Chaper 9 Testbench and verification Week7 2 Why FSM Finite State Machines FSMs Useful for designing many different types of circuits 3 basic components Combinational logic next state Sequential logic store state Output logic Different encodings for state Binary min FF s Gray One hot good for FPGA One cold etc

TỪ KHÓA LIÊN QUAN
TAILIEUCHUNG - Chia sẻ tài liệu không giới hạn
Địa chỉ : 444 Hoang Hoa Tham, Hanoi, Viet Nam
Website : tailieuchung.com
Email : tailieuchung20@gmail.com
Tailieuchung.com là thư viện tài liệu trực tuyến, nơi chia sẽ trao đổi hàng triệu tài liệu như luận văn đồ án, sách, giáo trình, đề thi.
Chúng tôi không chịu trách nhiệm liên quan đến các vấn đề bản quyền nội dung tài liệu được thành viên tự nguyện đăng tải lên, nếu phát hiện thấy tài liệu xấu hoặc tài liệu có bản quyền xin hãy email cho chúng tôi.
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.