TAILIEUCHUNG - Đề thi cuối kì verilog hdl

Tài liệu tham khảo về đề thi cuối kì verilog hdl. | ĐẠI HỌC QUỐC GIA CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN Độc lập - Tự Do - Hạnh phúc ĐỀ THI CUỐI KÌ VERILOG HDL Time 90 phút 1. Câu 1 Cho mạch như hình vẽ sau Trong đó - Ta thời gian tín hiệu đi từ CLK đến CLKin - Tb thời gian tín hiệu đi từ CLKin đến CLKin - Tc thời gian tín hiệu đi từ D0 đến A - Td thời gian tín hiệu đi từ A đến B - Te thời gian tín hiệu đi từ B đến Q0 a. Mạch trên là mạch gì b. Tính Tsetup Thold Taccess Toutput holdtime của mạch trên. 2. Câu 2 Cho đoạn code Verilog HDL sau 1 ĐẠI HỌC QUỐC GIA CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN Độc lập - Tự Do - Hạnh phúc always@ posedge CLK or negedge RST_N begin if RST_N begin Color_R 0 end else begin if Cursor_EN begin if H_Cont X_START V_Cont Y_START begin if H_Cont X_START Cursor_X 11 V_Cont Y_START Cursor_Y begin Color_R Cursor_R end else begin Color_R Red end end else begin Color_R Red end end end end - Hãy tổng hợp synthesis đoạn code trên ra mạch Giả sử ta có sẵn các component các cổng logic cơ bản mạch so sánh bằng mạch so sánh hơn flipflop mạch cộng. 2 ĐẠI HỌC QUỐC GIA CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN Độc lập - Tự Do - Hạnh phúc 3. Câu 3 Cho mạch như hình vẽ a. Nêu chức năng của mạch trên b. Mô tả mạch trên sử dụng Verilog HDL 4. Câu 4 Sử dụng Verilog HDL thiết kế mạch kiểm phiếu có chức năng như sau - Mạch có 4 input đại diện cho 4 phiếu bầu để xem xét việc thông qua một dự luật. Nếu đồng ý thông qua dự luật phiếu bầu có giá trị logic 1 ngược lại có giá trị logic 0 . - Mạch có 1 output đại diện cho việc thông qua logic 1 hay không thông qua logic 0 một dự luật. - Dự luật được thông qua nếu số phiếu bầu đồng ý thông qua lớn hơn 50 tổng số phiếu bầu. June 06 2010 Lâm Đức Khải

• Quản trị mạng
• ngôn ngữ Verilog
• cấu trúc phần cứng
• ngôn ngữ mô tả phần cứng
• hệ thống kỹ thuật số
• chức năng đường dữ liệu
• Giáo trình Ngôn ngữ mô tả phần cứng Verilog
• Ngôn ngữ mô tả phần cứng Verilog
• Qui trình thiết kế số
• Ngôn ngữ phần cứng Verilog
• Khai báo biến chuỗi
• Khai báo loại dữ liệu net
• Tổng quan HDL
• Ngôn ngữ VHDL
• Thực tập nâng cao HDL
• Thiết kế bộ giải mã dùng verilog
• Thiết kế Verilog
• Ngôn ngữ DHL
• Giáo trình ngôn ngữ Verilog HDL
• Giáo trình Ngôn ngữ mô tả phần cứng
• Giáo trình kĩ thuật máy tính
• Thiết kế vi mạch từ
• Thiết kế phần cứng
• Cấu trúc phân cấp
• Mô hình thiết kế cấu trúc
• Mô hình thiết kế hành vi
• Báo cáo thực tập điện tử viễn thông
• Đồ án viễn thông
• Đồ án Điện tử viễn thông
• Đề tài thiết kế chip và ngôn ngữ Verilog
• Báo cáo thiết kế chip
• Đề tài thiết kế ngôn ngữ Verilog
• thiết kế hệ thống số
• ngôn ngữ mô phỏng phần cứng
• các cổng cơ bản
• giáo trình verilog
• ngôn ngữ mô tả
• mô tả phần cứng
• chức năng đườn
• Phần cứng Verilog
• Kỹ thuật máy tính
• Thiết kế vi mạch
• Hệ thống số
• Thiết kế số
• FPGA
• mô phỏng orcad
• thiết kế mạch
• mạch điện tử
• nguyên lý mạch điện
• thiết kê sơ đồ nguyên lý
• Bài giảng Điều khiển nhúng
• Điều khiển nhúng
• Phát biểu có điều kiện
• Thiết kế phân cấp
• Kỹ thuật lập trình
• Verilog
• IC design