TAILIEUCHUNG - Designing with FPGAs and CPLDs- P2

Designing with FPGAs and CPLDs- P2: Designations used by companies to distinguish their products are often claimed as trademarks. In all instances where CMP Books is aware of a trademark claim, the product name appears in initial capital letters, in all capital letters, or in accordance with the vendor’s capitalization preference. Readers should contact the appropriate companies for more complete information on trademarks and trademark registrations. All trademarks and registered trademarks in this book are the property of their respective holders | 14 Chapter 1 Prehistory Programmable Logic to ASICs Within the core array are basic cells or gates each consisting of some small number of transistors that are not connected. In fact none of the transistors on the gate array are initially connected at all. The reason for this is that the connection is determined completely by the design that you implement. Once given a design the layout software figures out which transistors to connect by placing metal connections on top of the die as shown. First the low level functions are connected together. For example six transis- Figure Masked Gate Array architecture tors could be connected to create a D flip-flop. These six transistors would be located physically very close to each other. After the low level functions have been routed they would in turn be connected together. The software would continue this process until the entire design is complete. The ASIC vendor manufactures many unrouted die that contain the arrays of gates and that it can use for any gate array customer. An integrated circuit consists of many layers of materials including semiconductor material . silicon insulators . oxides and conductors . metal . An unrouted die is processed with all of the layers except for the final metal layers that connect the gates together. Once the design is complete the vendor simply needs to add the last metal layers to the die to create your chip using photo masks for each metal layer. For this reason it is sometimes referred to as a masked gate array to differentiate it from a field programmable gate array. The advantage of a gate array is that the internal circuitry is very fast the circuit is dense allowing lots of functionality on a die and the cost is low for high volume production. Gate arrays can reach clock frequencies of hundreds of megahertz with densities of millions of gates. The disadvantage is that it takes time for the ASIC vendor to manufacture and test the parts. Also the customer incurs a .

• Phần cứng
• lắp ráp máy tính
• kiến trúc máy tính
• bo mạch chủ
• giáo trình phần cứng máy tính
• vận hành của BIOS
• Cạc mạng
• lắp ráp máy vi tính
• kỹ thuật lắp ráp máy vi tính
• hướng dẫn lắp ráp máy vi tính
• phương pháp lắp ráp máy vi tính
• cẩm nang lắp ráp máy vi tính
• kinh nghiệm lắp ráp máy vi tính
• Lắp ráp máy tính để bàn
• Lắp ráp máy tính điện tử
• Phần mềm lắp ráp máy tính ảo
• Hướng dẫn lắp ráp máy tính
• Linh kiện lắp ráp máy tính
• Cài đặt máy tính
• Giáo trình Lắp ráp và cài đặt máy tính
• Kỹ thuật sửa chữa và lắp ráp máy tính
• Nguyên tắc hoạt động máy tính
• Quy trình lắp ráp máy tính
• Thiết lập CMOS
• Kỹ thuật sửa chữa lắp ráp máy tính
• Nguyên tắc hoạt động của máy tính
• Kỹ thuật lắp ráp máy tính
• Sửa chữa máy tính
• Lắp ráp và bảo trì máy tính
• Giáo trình Lắp ráp và bảo trì máy tính
• Thiết bị ngoại vi
• Kỹ thuật sửa chữa máy tính
• Lắp ráp và cài đặt máy tính
• Sao lưu và phục hồi hệ thống
• Cài đặt phần mềm ứng dụng
• Thiết lập thông số trong BIOS
• Quy trình lắp ráp RAM
• Quy trình lắp ráp CPU
• Quy trình lắp ráp
• Lắp ráp CPU
• Bài giảng Quy trình lắp ráp máy tính
• Bài 2 Quy trình lắp ráp máy tính
• Lắp đặt CPU
• Lắp đặt Ram trên Mainboard hệ thống
• Lắp đặt bộ nhớ RAM
• Cao đẳng nghề
• Lắp ráp và cài đặt máy vi tính
• Giáo trình Lắp ráp và cài đặt máy vi tính
• Cài đặt máy vi tính
• Cài đặt hệ điều hành
• Kỹ thuật sữa chữa máy tính
• Phân vùng ổ cứng máy tính
• Sao lưu phục hồi hệ thống
• Quy trình tháo máy tính